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今天繼續(xù)上次博客介紹一下基于ADSP-21369實驗教學系統(tǒng)的21369處理器設計。
（3）電源供電
本系統(tǒng)的DSP供電電源分為三種，內核電源（VDDINT）、I/O電源（VDDEXT）和模擬電源(AVDD/AVSS)，它們由獨立的電源供電連接。ADSP-21369芯片208引腳的封裝共有四種，我們選擇的是ADSP-21369KSWZ-2A，工作在333 MHz，內核和模擬電源為1.2 V，I/O電源供給滿足3.3V要求，所有電源引腳必須連接到同一個供電電源上。模擬電源引腳(AVDD)是給處理器的內部時鐘產生器PLL供電。要產生穩(wěn)定的時鐘，PCB設計時要為AVDD引腳加外部濾波電路，且濾波元件應盡可能靠近AVDD/AVSS 引腳。該電路設計如圖1。為了降低噪聲耦合，PCB上VDDINT 和GND應使用并行的電源和地線層對。AVDD和GND引腳的旁路電容要用較寬的連接線。
注意圖1中指定的AVDD和AVSS引腳是處理器的輸入，而不是板上的模擬地平面。芯片上應直接將AVSS引腳和數字地(GND)直接連接。
圖1 模擬電源濾波電路
Figure 1 Analog power (AVDD) filter circuit
（4）旁路電容
內部電源在較高的工作頻率下需要合適的旁路電容，旁路電容可以把輸入信號中的高頻噪聲作為濾除對象，把前級攜帶的高頻雜波濾除。電容器和路徑中的寄生電感降低了系統(tǒng)在高頻時的性能。處理器要工作在100MHz以上有兩個要求。第一，電容要小、導線要短，這樣就可以減少電感。型號為0402的貼片電容比體積大的電容效果好。第二，電容值越低，LC電路對頻率的忍耐力越強。0.1μF的電容在500MHz以下工作的很好，但是0.1、0.01、0.001μF甚至100pF的電容混合后可使VDDINT的頻率范圍提高到500MHz�？紤]到ADSP-21369芯片共有31個VDDINT引腳，我們設計了31個0.01μF的旁路電容，圖2（左）表示出部分旁路電容。在低頻信號地傳遞與放大過程中，為防止前后兩級電路地靜態(tài)工作點相互影響，常采用電容耦合，一般總采用容量較大的電解電容，如圖2（右）所示。
圖2 旁路電容及耦合電容
Figure 2 Bypass capacitors and coupling capacitor
